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Búferes de reloj PCI Express Gen4 de bajo consumo

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Los búferes de reloj PCI Express Gen4 de bajo consumo de la familia Si532xx que presenta el fabricante son ideales en aplicaciones de 1.5 y 1.8 V.

Búferes de reloj PCI Express Gen4 de bajo consumoSilicon Laboratories ha introducido una nueva familia de búferes de reloj PCI Express (PCIe) Gen 1/2/3/4 de bajo consumo que ofrecen una distribución de reloj con elevada estabilidad en aplicaciones de 1.5 y 1.8 V.

Con un rendimiento de jitter de RMS de 40 fs (típico), los modelos Si532xx ofrecen un 90 por ciento más de margen a los estrictos requisitos de estabilidad de PCIe Gen 3 y Gen 4, simplificando así la distribución de reloj y reduciendo los riesgos de desarrollo de producto.

Los diseños de hardware para centro de datos, incluyendo redes de interfaz de red (NIC), aceleradores de bus PCIe e informática de elevado rendimiento (HPC), están utilizando fuentes de 1.5 o 1.8 V para minimizar el consumo de energía.

Así, alimentados desde una fuente de 1.5 – 1.8 V y con hasta doce salidas de reloj, los búferes de reloj PCI Express Si532xx están especialmente indicados para dotar de una distribución de reloj PCIe low-jitter en diseños low-power.

Los relojes Si532xx soportan arquitecturas PCIe Common Clock, Separate Reference No Spread (SRNS) y Separate Reference Independent Spread (SRIS) con el objetivo de satisfacer las necesidades de un gran número de aplicaciones.

Los nuevos modelos de Silicon Labs son búferes fan out no basados en PLL que respaldan la distribución de señales de reloj de amplio espectro sin alterar la integridad. Como el número de extremos continúa creciendo en servidores y aplicaciones de almacenamiento, los diseñadores de sistema están atareados con más copias del reloj de referencia PCIe.

El rendimiento ultra-low jitter de la familia Si532xx permite a los profesionales organizar en cascada múltiples búferes y cumplir el objetivo de máxima estabilidad (RMS de 0.5 ps).

Tecnología en los nuevos búferes de reloj PCI Express

Los controladores de la salida del dispositivo aprovechan la tecnología HCSL push-pull de Silicon Labs, que elimina la necesidad de reostatos de terminación externa demandados en búferes PCIe convencionales con tecnología de driver de salida de corriente constante.

Además, el filtrado interno evita el ruido de fuente de alimentación que puede alterar el rendimiento, sin necesidad de reguladores low-dropout discretos. La familia Si532xx soporta opciones de impedancia de 85 y 100 Ω.

Como el clock jitter es un parámetro de diseño crítico para todas las aplicaciones PCIe, Silicon Labs ofrece software PCIe Gen 1/2/3/4 que simplifica las mediciones de estabilidad PCIe.

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