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PHY de baja latencia para conectividad die a die

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El PHY de baja latencia para conectividad die a die Cadence UltraLink D2D PHY IP resulta ideal en IA/ML, 5G, cloud computing y networking.

Cadence Design Systems anuncia el Cadence UltraLink D2D PHY IP, un PHY de baja latencia y elevado rendimiento para conectividad die a die que se dirige a los segmentos de inteligencia artificial (IA) / aprendizaje automático – machine learning (ML), 5G, cloud computing y networking.

El UltraLink D2D PHY IP ofrece una tecnología para aplicaciones chiplet y system-in-package (SiP) que respalda a los fabricantes de system-on-chip (SoC) a la hora de suministrar soluciones a medida para acortar los ciclos de desarrollo y reducir los costes de volver a utilizar IP.

El nuevo PHY alcanza una velocidad de hasta 40 Gbps en una interfaz serie NRZ y proporciona un ancho de banda unidireccional de 1 Tbps/mm. El IP incluye lógica de-skew & scrambling/de-scrambling para fomentar la integración de sistema.

Al contar con 28 hilos de datos para un ancho de banda de 1 Tbps se facilita el routing y se reduce el coste del encapsulado. Otras alternativas suelen necesitar un 30 por ciento más de hilos.

Aunque algunas soluciones die a die de menor velocidad requieren un interposer de silicio para lograr el mismo ancho de banda, el PHY de baja latencia UltraLink D2D PHY IP aporta beneficios en coste al soportar módulos multichip en sustratos orgánicos.

PHY de baja latencia para conectividad die a die

Este IP se caracteriza por una latencia de 5 ns desde el receptor al transmisor, utiliza una codificación non-return-to-zero (NRZ) y tiene un BER 10-15 sin necesidad de forward error correction (FEC).

Además, el se basa en el proceso FinFET de 7nm y cuenta con el soporte de la estrategia Intelligent System Design de Cadence.

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