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Acelerador de canalización IP

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Acelerador de canalización IPLa británica RFEL anuncia que ha añadido capacidad de banda ancha (wideband) de entrada a su canalizador de núcleo (core) IP ChannelCore Flex, el cual es un acelerador de canalización IP de banda ancha, con 128 canales con frecuencia de respuesta programable en tiempo real.

Gracias a esto, es posible cubrir la creciente necesidad de monitorización para conectividad de gran ancho de banda para un gran abanico de aplicaciones que necesitan de canalización como, por ejemplo, las de comunicaciones, intercepción, guerra electrónica, seguridad, aplicaciones industriales, COMINT, SIGINT, sónar, radioastronomía, investigación y desarrollo, o radio definida por software.

Con la nueva variante Wideband del ChannelCore Flex, a partir de ahora los usuarios tienen al alcance de su mano el monitorizar anchos de banda multi-gigahercio, con lo que el coste del hardware disminuye, o bien es posible monitorizar un ancho de banda todavía mayor por un coste económico similar.

Antes de la ampliación con este acelerador de canalización IP, el ChannelCore Flex estaba limitado a anchos de banda de entrada alrededor de 300 MHz, pero gracias a la adición de esta opción, se ha introducido una arquitectura paralela capaz de soportar anchos de banda multi GHz.

El paralelismo de entrada es escalable, con lo que el límite de ancho de banda de entrada práctico depende solamente de los recursos disponibles del FPGA.

RFEL ha conseguido entregar con éxito una versión de 2 GHz a grandes clientes europeos, implementada en el dispositivo Xilinx Zynq 7045, un SoC (System-on-a-Chip) con un procesador ARM-A9 de doble núcleo.

Diseños con el acelerador de canalización IP

El núcleo ChannelCore Flex emplea una novedosa arquitectura para implementar un gran número de canales DDCs (Digital Down Converter) de forma altamente eficiente.

Los recursos FPGA son utilizados de forma proporcional al logaritmo de la cantidad de canales, facilitando la implementación de miles de canales que pueden llegar a ser implementados en un FPGA de tamaño medio.

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