La arquitectura propuesta de entrega de energía estándar de la industria: Funcionando en la dirección equivocada
La arquitectura heredada de entrega de potencia estándar de procesador de IA con punto de carga (PoL), ya sea colocada lateralmente (LPD) o verticalmente (VPD), utiliza reguladores de voltaje trans inductor (TLVR) con modulación de ancho de pulso (PWM) intercalados, normalmente con decenas de módulos de potencia colocados verticalmente controlados en salidas secuenciales «multifásicas».
Numerosos VR multifásicos se combinan para satisfacer las demandas actuales (tanto continuas como pico) de los distintos raíles de suministro (múltiples raíles de núcleo lógico, raíles de memoria HBM, raíles SerDes de capa física, raíles de entrada y salida, entre otros).
En esta arquitectura de potencia, el controlador digital multifásico debe lograr un promedio analógico de voltaje entre fases dentro de la tolerancia de ondas de tensión del procesador, así como gestionar un reparto preciso de corriente de salida entre las decenas de módulos de potencia multifásicos PoL.
Una característica técnica clave de la arquitectura multifásica es una estructura de tren motriz que realiza la transformación de voltaje seguida de la regulación de voltaje.
En el contexto de una tarjeta aceleradora de IA con un voltaje de entrada de 48 V, la primera etapa del tren motriz transforma 48 V a 12 V (conversión de relación fija 4 a 1) o más recientemente y comúnmente de 48 V a 6 V (relación fija de 8 a 1).
Debido a los requisitos muy altos de corriente de entrada de los procesadores de IA de última generación (como el TDC de 5 kA a 0,6 V usado para el análisis en este artículo), la corriente a través del bus intermedio de 6 V es de 500 A.
La dirección hacia el futuro
La segunda etapa, un regulador buck TLVR multifásico, regula niveles de 6 V a menos de 1 V, por ejemplo 0,6 V (10 a 1 dólares de bajada) para el raíl central del procesador.
La etapa de transformación inicial se denomina comúnmente convertidor de bus intermedio (IBC), y el bus que conduce entre etapas se denomina comúnmente bus intermedio.
Suponiendo 200 micro Ohmios (µΩ) de alimentación de la PCB y resistencia agrupada en el plano de masa a lo largo de este bus intermedio lateral, la pérdida térmica del I2R es de 50 W por cada tarjeta aceleradora de IA, de las cuales hay decenas en un rack.
La futura arquitectura propuesta de centro de datos de IA se basa en la distribución de energía a 800 V y dependerá de racks de energía separados tipo «sidecar», creando un bus intermedio, actualmente propuesto para 6 V, a las bandejas de procesador del rack de cómputo que luego alimentan los VR multifásicos.
Esta arquitectura de potencia sufre enormes pérdidas térmicas en la placa intermedia del bus de la PCB, ya que la impedancia PDN es significativamente superior a 200 µΩ, e impulsa la necesidad de refrigeración líquida por barra colectora de cobre plateada, además de enfrentarse a desafíos críticos de coste y abastecimiento de metales.
